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軟體簡介:



Super Finsim v9.3.44 LINUX x64-RECOiL 英文正式版(Virology編譯器)




Super-FinSim 仿真環境由一個附帶OVI的Virology編譯器，一個仿真構件和一個仿真內核組成。
Verilog編譯器用於（1）檢查設計的句法和語意的正確性，（2）依據設計要求產生配置仿真內
核所要求的代碼和資料。（3）選擇性的產生一個供其他應用程式處理的中間格式表達。仿真構
件用於鏈結構成一個模擬器所需要的所有檔，例如，編譯器的輸出和仿真內核。主C鏈結器用於
此目的。仿真內核是所有Veilog設計仿真公共代碼。一旦配置完成，仿真內核就成為一個定制
的Verilog設計的模擬器。Super-FinSim的模擬器可以運行
Super-FinSim Verilog 編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分析器。此外，
分析器能產生標明潛在設計錯誤的警告資訊代碼，例如，交換一個越界的陣列元素。
Super-FinSim Verilog 編譯器支援來自Verilog-XL的一些編譯器選項，包括控制庫搜索功能的
選項。為便於引用命令檔同樣得到支持。必需事先指定希望的Super- FinSim 模擬器模式，不管
是編譯，解釋或編譯、解釋的混合狀態。如果不指定，Super-FinSim將會試圖仿真編譯模式下的
整個設計，如果發現了一個許可的編譯模擬器，否則，將在解釋模式仿真設計。所有的編譯資訊
儲存在登記檔‘finvc.log’。
Super-FinSim模擬器使用仿真內核的波形常式介面支援即時波形顯示。最近的Super-FinSim從資
料I/O的工程捕捉系統（ECS）和 Veribest’s Veriscope支援即時波形顯示。用ECS波形顯示構造
模擬器，必須指定選項‘-ecs’。用Veriscope波形顯示構造模擬器，必須指定選項 ‘-veriscope’。